半導体製造装置大手、米Applied Materialsは7月8日、銅配線の2nm以降へと微細化する革新的なチップ配線技術を開発したと発表した。Low-k絶縁材料の改良とルテニウム（Ru）とコバルト（Co）を使った業界初のソリューションで配線の微細化と高効率化を実現する。

現在の最先端ロジックチップには数百億個ものトランジスタが搭載され、これらを相互接続する微細な銅配線は全長60マイル（約100km）以上にも及ぶ。この配線工程にはLow-k絶縁膜と銅の組み合わせが長らく使われてきたが、2nm以降の微細プロセスでは、絶縁材料の薄化によるチップの機械的強度不足、銅線の狭小化がもたらす電気抵抗の急増、そしてこれに伴うチップパフォーマンスの低下や電力消費の増加などが課題となっていた。

同社はLow-k絶縁材料「Black Diamond」を改良。「Black Diamond」は誘電率定数（k値）が低く、電力消費の増大と電気信号間の干渉を抑えられるという特徴があるが、改良版は最小k値をさらに引き下げて2nm以降への微細化に対応するほか、機械的強度も向上。3Dロジックとメモリのより高度な積層化を進める半導体メーカーやシステム会社のニーズに応え、大手ロジック/DRAMチップメーカー各社で採用が進んでいるとしている。

また、チップ配線の微細化は、まずLow-k膜の各層にエッチングでトレンチを設け、次に銅がチップ内にマイグレートしないようバリア層を成膜し、歩留まり低下を防ぐ。さらに、続くリフロー成膜工程で銅が確実に定着するようバリア上にライナーを塗布した後、残された空隙に徐々に銅を充填するという工程が用いられるが、この工程で配線をさらに微細化しようとしても、配線に利用できる空間の相当部分がバリアとライナーにとられ、残されたスペースに低抵抗かつボイドフリーの銅配線を設けるのは物理的に困難となる。

同社はこの課題を解決するため、「Applied Endura Copper Barrier Seed IMS with Volta Ruthenium CVD」という最新のIntegrated Materials Solution（IMS）を開発。統合された6つのテクノロジーのうち1つは（Ru）とコバルト（Co）を組み合わせた二元金属（RuCo）を用いた微細化技術で、ライナー厚を33%減らして2nmにするとともに、表面特性を改良してボイドフリーの銅リフローを可能にした。これにより、電線抵抗を最大25%引き下げてチップのパフォーマンスと消費電力を向上させることができるという。新たなIMSは大手ロジックメーカー各社に採用され、既に3nm向けの出荷を開始している。

出典：Applied Materials プレスリリース