半導体製造装置で世界最大手の米Applied Materials(AMAT)社は2022年4月21日、EUVリソグラフィ向けの新技術、GAA（Gate All Around）構造向けの新しいプロセス技術を発表した。
EUVリソグラフィ関連では、EUVでの微細化による2Dスケーリングを継続するため、成膜、計測、エッチングなどの分野で7つの新技術を発表した。

EUVリソグラフィ関連技術
EUVレジストが現像された後、チップパターンをウエハ上にエッチングにより形成する前に、転写層およびハードマスクという一連の中間層（積層構造）を介したパターン転写エッチングを行う必要がある。従来はこれらの層は回転塗布（スピンオン）とよばれる技法で成膜されてるが、今回同社でCVDによる成膜技術「Stensar Advanced Patterning Film for EUV」を発表した。同技術は同社CVD装置Precision CVDを用いて成膜することにより、EUVハードマスク層の厚さや耐エッチング性を仕様に合わせてチューニングすることができ、ウエハ全面でほぼ完ぺきな均一性を保ちながらEUVパターンを転写することが可能となる。
エッチング装置では、同社製品「Sym3 Y」の特殊な性能についても詳細を明らかにした。同一チャンバ内で材料のエッチングと成膜を行うことによって、ウエハにエッチングされる前のEUVパターンの質を改善できるとしている。Sym3チャンバはEUVレジスト材料をわずかに除去した後、「ストキャスティック エラー」（確率論的なばらつき欠陥）によるパターンばらつきを平準化する特殊な方法で材料を再堆積させる。EUVパターンが改善されることで、歩留まりが向上し、半導体の消費電力と性能を改善させることができる。Sym3はメモリ分野だけでなく、ファウンドリ／ロジック分野でも急速に利用が広がっているという。
このほか、電子ビーム検査装置PROVisionを使って多層チップの奥深くまで検査し、ウエハ全面にわたってEUVパターニングされた構造を精密に計測することで、他の計測方法では検出できない「エッジプレースメントエラー」を解消できることを示している。

3D GAAトランジスタ技術
GAAトランジスタ製造の大きな課題の1つは、チャネル間のスペースが10nm前後しかなく、この狭隘なスペース内でチャネルの4側面を囲む多層ゲート酸化膜とメタルゲートスタックを成膜しなければならない、という点である。
同社では、ゲート酸化膜スタック用のIMS（Integrated Materials Solutions）システムを開発した。
ゲート酸化膜が薄いほど、ドライブ電流とトランジスタ性能は向上する。しかし、薄いゲート酸化膜はリーク電流の増大を生みやすく、電力を無駄にし、発熱をもたらします。同社の新IMSシステムは、等価酸化膜厚を1.5Å減らすことができるので、ゲートリーク電流を増やさずに性能を改善したり、一定の性能を維持したままゲートリーク電流を10分の1以下に低減することが可能となる。
この新IMSは、原子層堆積（ALD）、熱処理ステップ、プラズマ処理ステップ、計測を1台の高真空装置に統合したシステムで実現する。
また、このIMSはGAAメタルゲートスタック用にも使用できる。ゲート厚をさまざまに変更できるため、特定のコンピューティング アプリケーション（バッテリー駆動のモバイル機器やハイパフォーマンス サーバなど）のワットあたり性能目標値に合わせてトランジスタのしきい値電圧をチューニングすることが可能となる。IMSは高真空下で高精度のメタルALDステップを実行し、空気の汚染を防ぐことが出来る。