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GNCレター
経済産業省は6月30日、「ポスト5G情報通信システム基盤強化研究開発事業／ポスト5G情報通信システムの開発」の公募を開始した。 超低遅延や多数同時接続といった機能が強化された５Ｇ（以下、「ポスト５Ｇ」）は、今後、工場や自動車といった多様な産業用途への活用が見込まれており、日本の競争力の核となり得る技術と期待される。 この事業では、ポスト５Ｇに対応した情報通信システム（以下、「ポスト５Ｇ情報通信システ ム」）の中核となる技術を開発することで、日本のポスト５Ｇ情報通信システムの開発・製造基盤強化を目指す。 具体的には、ポスト５Ｇ情報通信システムや、システムで用いられる半導体等の関連技術を開発するとともに、ポスト５Ｇで必要となる先端的な半導体を将来的に国内で製造できる技術を確保するため、先端半導体の製造技術の開発に取り組む。
この事業における目標は以下の通り
＜アウトプット目標＞ ① ポスト５Ｇ情報通信システムに活用可能な技術の開発件数：７件（２０２６年度） ② 先端半導体製造技術を開発する拠点（ライン）の構築件数：１件（２０２６年度）
＜アウトカム目標＞ 本事業で開発した技術の実用化率（※）：５０％以上（２０２６年度末） ※開発した技術が実用化に至ったテーマ数／先導研究以外の採択テーマ数
公募期間は令和3年6月30日（水曜日）～令和3年8月20日（金曜日）12時00分まで。
先端半導体は更なる微細化が進展し、IEEE の IRDS2020 によると、プロセスノー ドは 2022 年に 3nm ノード、2025 年に 2.1nm、さらにその先では 2028 年、2031 年、 2034 年にそれぞれ 1.5nm、1.0nm、0.7nm へと進むことが予想されている。そして、 微細化の進展に伴い、トランジスタ構造は FinFET からナノシートを活用した三次元 構造や GAA（Gate All Around）構造へと変化、チャネル材料はシリコンゲルマニウ ム（SiGe）やゲルマニウム（Ge）、2 次元材料が多用されるようになり、配線材料も銅（Cu）からルテニウム（Ru）へ変化する等、新構造と新材料を用いたトランジス タへと変化していく。このため、半導体製造・プロセス技術全般について新規技術開発や抜本的な性能向上が必要となる。 そこで、2nm 以降のプロセスノードの先端半導体において求められる高性能な露光・微細加工技術、成膜技術、アニール技術、エッチング技術、洗浄技術等のうち、 特に新規開発や大幅な性能向上が必要となる製造・プロセス技術等（以下の開発対象 技術全てを含める必要は無い。）を開発するとともに、パイロットラインの構築等を 通じて、微細加工を施した実ウエハによる製造装置の評価・検証を実施し、国内に 無い先端性を持つロジック半導体の製造技術を確立する。
・ 露光・微細加工技術（微細な三次元構造の加工・形成技術等） ・ 成膜技術（新材料チャネル、新材料配線、極薄膜／多層積層技術等） ・配線技術（微細孔への埋め込み、裏面配線等） ・ アニール技術（極薄膜対応技術、低熱履歴化技術等） ・エッチング技術（新材料、新構造のエッチング技術等） ・洗浄技術（微粒子／メタル濃度の極低濃度化等） ・革新的な高生産性プロセス技術 ・先端半導体と一体として機能するメモリ（キャッシュ用途等）の製造技術 ・その他の重要な製造・プロセス技術
・次世代（2.1nm や 1.5nm ノード）の先端半導体製造・プロセスにおいて求められる基本性能を具備する製造・プロセス技術を開発し、評価・検証すること。（製造装置としての検証であり、先端半導体の実工場ラインでの検証までは 必須としない。） なお、さらに先端的な次々世代（1.0nm ノード以降）の先端半導体において求められる技術開発を含める場合は、要素技術開発あるいは初期的な試作機の開発まで終えること。
ポスト５Ｇ情報通信システムにおけるクラウド・ＭＥＣサーバー等の高性能コンピューティング、及びエッジコンピューティングでは、多様なアプリケーションに対応するために、ロジック半導体の微細化の進展による高性能化はもとより、ロジック半導体と周辺デバイス（メモリ、センサー、AI チップ、RF 等）とを単一パッケージに統合する、2 次元高密度実装や 2.5 次元・3 次元実装技術の進展が不可欠である。特に、高性能コンピューティング向け実装技術ではパッケージ基板の大面積化や 3 次元・高密度実装向けの新規の材料、製造・プロセス技術、アセンブリー・パッケージ ング技術等が求められ、エッジコンピューティング向け実装技術では、小型・低実装 面積での高性能化、高機能化、低消費電力化を実現可能な製造・プロセス技術が求め られるとともに、合わせてこれらの実装技術を支える共通基盤技術が求められる。 そこで、先端半導体において求められる、（b1）高性能コンピューティング向け実装技術、（b2）エッジコンピューティング向け実装技術、及び（b3）実装共通基盤技術（開発にあたり以下の開発対象に記載の技術全てを含めることは必須では無い。） の開発を実施し、これにより国内に無い先端性を持つ半導体の後工程技術（More than Moore 技術）を確立する。
・先端半導体の実装に必要となるパッケージ基板の大面積化、3 次元・高密度実 装向け材料技術、製造装置等の開発とこれらに対応するアセンブリー・パッケ ージング技術、その他の関連する重要技術。
・高性能コンピューティング向けの先端半導体（5nm ノード以降）の実装・パ ッケージング工程において求められる基本性能を具備する材料、製造プロセス 技術、実装技術等を開発し、パイロットラインの構築等を通じて、評価・検証すること。開発に当たっては、先端半導体の実工場ラインへの適用を見据えて、 歩留まり向上やシステムとしての性能向上等を実現すること。
・大きさや技術ノードが異なる複数の半導体（ロジック、AI チップ、メモリ、セ ンサー、RF 等）を３次元積層する革新的な貼り合わせ技術、微細化が進んだ半導体間を接続する狭ピッチ接続技術、広帯域・低損失インターコネクト技術、 積層対象の半導体の高性能化、その他の関連する重要技術。
・エッジコンピューティング向けの先端半導体の３次元実装技術において求めら れる基本性能（小型・低背化、低消費電力、高集積、多機能等）を具備する３次元実装技術を開発し、パイロットラインの構築等を通じて、評価・検証すること。開発に当たっては、３次元実装に係る実工場ラインへの適用を見据えて、 歩留まり向上やシステムとしての性能向上等を実現すること。
・高性能コンピューティングやエッジコンピューティング向けの先端半導体実装技術の実装技術を支える共通的な基盤技術のうち、特に新規開発や大幅な性能向上が必要となる以下の技術。 – 実装部材（例：パッケージ基板、封止材、放熱材、研磨剤等） – 実装部材を構成する材料（例：コア材、絶縁材料・フィルム、接合材料等） – 実装部材の製造・アセンブリー技術（例：パッケージ基板製造技術等）
・先端半導体実装技術（5nm ノード以降）において求められる基本性能を具備する基盤技術を開発し、３次元実装に係る実工場ラインへの適用を見据えて、実用性の評価・検証をすること。（部材・材料、製造装置としての検証であり、先端半導体の実工場ラインでの検証までは必須としない。）
※ポスト5G情報通信システムの開発など、経産省発表原文はこちら
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