EDAツール大手の米Cadenceは2026年1月6日、フィジカルAI、データセンター、高性能コンピューティング(HPC)向けのチップレット開発におけるエンジニアリングの複雑さを軽減し、製品化の時間を短縮するため、「Chiplet Spec-to-Packaged Parts」エコシステムを発表した。

同エコシステムには、IPベンダーとしてArm、Arteris、eMemory、M31 Technology、Silicon Creations、Trilinear Technologies、半導体解析技術パートナーにはproteanTecsが初期のパートナーとして参画する。

従来のチップレット開発は、IP(CPU、I/O、メモリなど)を各社から集め、接続仕様(UCIeなど)を合わせた後、物理設計・検証を一から行うという工程があるため、非常に複雑かつ時間のかかる作業であった。そこでCadenceは、従来別々に行われていたこれらの工程を統合・自動化することにより、チップレット開発の活性化と市場投入スピードの加速化を図る。

具体的には、まず、ArmのArm Zena CSSをはじめとする、IPベンダー各社の提供するIPをCadenceがまとめて統合する。これにより、既に動くことが保証された部品をそのまま使用できるようになり、設計の複雑さとリスクを軽減する。

また、同社の持つEDAツールがフル連携することで自動化されたEDAフローを生成。これにより、Cadence Xcelium Logic Simulatorによるシミュレーション、Cadence Palladium Z3 Enterprise Emulation Platformによるエミュレーションをシームレスに実現し、物理設計フローではリアルタイムフィードバックによる効率的な配置配線プロセスを可能にする。加えて、仕様に基づく自動化により、各種IPにチップレット管理・セキュリティ・安全機能を組み合わせたチップレットフレームワークアーキテクチャを構築する。

さらに、韓サムスン電子のファウンドリ部門とも協力し、同社の「SF5A」プロセス 上でIPを事前統合することで、半導体試作品のデモを構築し、リスクの大幅な低減に貢献することも計画する。

なお、同社のPhysical AIチップレットプラットフォームの一部であるベースシステムチップレットの初期プロトタイプは、すでに同社のチップレットフレームワーク、UCIe 32G、LPDDR5X IPを組み込む形でシリコンでの完全な検証を完了しているという。

Cadenceのコンピュートソリューション部門のバイスプレジデントを務めるDavid Glasco氏は、同社の新エコシステムについて、「チップレット活用の推進における重要なマイルストーンだ」とし、幅広いIPポートフォリオとSoC設計の専門知識に、本エコシステムのパートナー企業の事前統合・事前検証済みIPを組み合わせることで、チップレットベースのソリューション開発を加速し、顧客がチップレットを活用した設計目標をスムーズに、確信を持って達成できるよう支援する」と述べた。

出典：Cadense Newsroom