半導体後工程受託最大手、台ASEは2025年4月1日、複数の光エンジン(OE)を直接基板上に搭載することで、1ビットあたりの消費電力が5ピコジュール未満となり、帯域幅が大幅に向上するコパッケージド光学(CPO)デバイスを実証したと発表した。これにより、パッケージ内のエネルギー効率と帯域幅の拡張が可能になるとともに、レイテンシ、データスループット、およびスケーラビリティに関連する改善も可能となり、更なるデータセンターの課題に対処する。

データセンターにおけるAI向け半導体の需要は年々高まっており、チップのさらなる高性能化とともに、省電力化も求められている。そんな中で、電気信号と光信号を効率的に変換することで、電気処理の効率性を高める光電融合という技術に注目が集まっている。

同社が今回発表した技術では、OEを直接スイッチシリコンパッケージに組み込むことで、可能な限り短い電気的トレースを生成し、結果として電力節約が実現される。また、同社のマイルストーンは基板の反りと平面度の制御を含むCPO組立プロセスフローの開発であり、ファイバーアレイ結合要件を満たし、エッジ（水平）および表面（垂直）ファイバー結合のための構造と反りの相乗効果を実現するとしている。

帯域幅の需要が指数関数的に増加する中、現在のフェイスプレートプラガブル（FPP）ソリューションは、密度、電力、およびコストにおけるロードマップの限界に直面している。そのため、光学部品をFPPからスイッチASICに近いエンクロージャー内に移動させる必要性が生じている。同社のCPOはオンボード光学部品が最初のステップとして採用され、挿入損失が低く、電力消費とコスト/ビットを削減する魅力的なオプションを提供するとしている。

結果として、同社のCPOは75mm x 75mmを超える大きなボディ構成の統合パッケージ内で、複数の光エンジンとASICの組み立ての課題を解決し、ネットワーキングにおいては、1.6Tb/sまたは3.2Tb/sのプラガブル光学部品を改善または置き換えるための潜在的なオプションを提供し、CPOの超低レイテンシオプションを可能にする統合ソリューションを提供する。一方、コンピューティングにおいては、CPU、GPU、XPUを光学部品と統合し、高速光データリンクを通じて単一の共封止ソリューションに統合するために使用可能となる。

同社の研究開発担当副社長であるCP Hung博士は今回開発したCPOについて、「光エンジンをASICチップの非常に近くに配置するため、リンク損失が減少し、両者間の信号を補償するためのリタイマーチップが不要になる」ことにより、「エネルギー消費が大幅に削減され、システム全体の帯域幅密度が大幅に向上する」と述べた。