中国の大手OSAT（Out Source Assembly and Test）企業であるJCET Group社は2023年1月5日、高密度2.xD/3Dヘテロ接合チップレット実装技術「XDFOI」による量産が計画段階に入ったことを発表した。同技術では4nmプロセスで製造されたチップレットを1,500mm²のパッケージに同期、統合することを可能にする技術。CPU、GPUなどのロジックチップ、I/Oチップ、高性能メモリ（HBM）などをTSV（Through Silicon Via)を使うことなく、RDL積層インターポーザ（RSI）上に実装、パッケージ化する。

JCETでは、2021年に発表以降、研究開発、ユーザ評価を進め、技術発表の時点では2022年後半にも実用化を計画していたが、2023年初めに具体的な量産化のめどを発表することになった。
RSIはL&S=2μmまで微細化、厚さも50μｍまでの薄型化、マイクロ・バンプピッチも最小間隔40μｍを実現している。高性能化、フレキシビリティの高度化を実現する。また、パッケージ背面に金属膜を形成することで、放熱性を高める構造となっている。