セミナー概要

現在、半導体の性能を向上させるための手段として、前工程だけでなく、パッケージングが見直され、積極的な投資、開発が進んでいる。先端半導体を製造する各社の構想には、チップを分割して2次元、3次元に接続していく“チップレット”という概念が必ずと言って良いほど盛り込まれている。チップレットを採用することで、パッケージングによる集積化や、チップを分けて生産するコストダウンというメリットは明らかにされており、生成AI向け半導体でも既に用いられている。本セミナーでは、第一線で活躍する講師の方をお迎えして、設計及びプロセスの最前線、そしてチップレットは従来のチップ設計、製造とどのように異なるのか、そして今後どのように進化していくのかを明らかにしていきます。

【講師紹介】

第一部：栗田　洋一郎 氏（東京工業大学　特任教授）

1996年東京工業大学大学院修士課程終了後、同年よりNECに入社、その後ルネサス、東芝を経て、現在は東京工業大学の特任教授として、コンソーシアム「チップレット集積プラットフォーム」の誕生に関わり、大阪大学、東北大学などの実学系国立大学、企業各社と共同でチップレット集積のコンソーシアム形式での共同研究を行う。また、同コンソーシアムに参加している国内OSAT大手であるアオイ電子にも籍を置いている。

第二部：小島 智 氏（コジマイーデザインオフィス　代表）

1980年日立製作所入社、LSI設計技術の開発業務に従事し、退社後メンターグラフィックスおよびNECソリューションイノベータにてエレクトロニクス設計ツールと設計サービス事業を推進した。2015年コジマイーデザインオフィスを設立し現在に至る。また、2001年から国際標準団体IECにて国際コンビナーとしてエレクトロニクス設計標準言語に関わっている。
‐IEC TC91 WG12　国際コンビナー

‐JEITA実装技術標準化専門委員会　実装CAD標準化G　主査

‐エレクトロニクス実装学会　部品内蔵技術委員会　委員

 

開催日時

 2024年2月2日（金）13:30〜17:00
※会場/オンラインの同時開催

開催場所

 【会場】主婦会館プラザエフ（東京都 千代田区　四ツ谷駅 徒歩１分）

定員

 会場 ：100名　オンライン（Zoom）

受講料

 会場・オンライン共に：28,000円（税込み¥30,800）

グループ（オンラインのみ　5名まで参加可能）58,000円（税込み63,800円）

プログラム

 

時間

セミナー内容（一部変更する場合がございます）

13:35〜15:05

「チップレット集積技術の動向」

講師：栗田　洋一郎 氏（東京工業大学　特任教授）

15:05〜15:20

 休憩

15:20〜16:50

「チップレット技術における半導体パッケージ革命」

講師：小島 智 氏（コジマイーデザインオフィス　代表）

チップレットは多様なシステム技術を統合するSoC設計手法であり、経済的に最適なプロセスノードの小型シリコンダイを選択し相互接続することで実現する。従来のSoCに加えチップレット設計を可能とする統合化したSoC設計環境について述べる。また、チップレット統合を実現するインターコネクト標準の概況に触れ、この中で注目度が高いUCIe1.1仕様について詳しく解説する。

◇お申込後、弊社より請求書をお送りいたします。御社の支払いサイクルに沿う形でお支払いをお願い致します。

◇開催７日前以降のキャンセルはお受けいたしかねますのでご了承ください。
（申し込まれた方がご都合の悪い場合は、代理の方がご出席ください）